Kurnal Insights ha marcado las fotografías reales de la oblea del procesador móvil Core Ultra Serie 3 "Panther Lake-H" de Intel lanzado oficialmente, y han salido a la luz la estructura interna y la distribución del proceso del chip. Al igual que las generaciones anteriores de Arrow Lake-H y Meteor Lake, Panther Lake-H continúa con la idea de diseño "desagregado", pero está más cerca del plan dividido de Lunar Lake: un chip SoC administra el grupo informático principal de la CPU y la isla de bajo consumo, la NPU y el controlador de memoria principal, un chip gráfico independiente está dedicado a la unidad informática de pantalla central Xe y el chip de E/S integra varios componentes de E/S de la plataforma.

Los informes indican que el chiplet SoC de Panther Lake-H se fabrica utilizando el proceso 18A de Intel. En la versión Panther Lake-H para portátiles delgados y livianos convencionales, el chip gráfico integra 4 núcleos Xe y se basa en el proceso Intel 3; mientras que la versión ultraportátil Panther Lake-U para modelos sin gráficos independientes y que enfatiza el rendimiento de la pantalla central utiliza un chip de gráficos más grande con 12 núcleos Xe y cambia al proceso TSMC N3E. Los chiplets de E/S continúan utilizando el nodo de proceso N6 de TSMC de Arrow Lake.

Desde el punto de vista de la estructura física, Panther Lake-H consta de cuatro chiplets: un chiplet base basado en el proceso de 22 nm de Intel actúa como un "intercalador" y es responsable de proporcionar una microinterconexión de alta densidad entre los chiplets anteriores; Los chips de computación, los chips de gráficos y los chips de E/S se apilan en secuencia. Dado que los tres chiplets centrales están "conectados" en el diseño, pero el contorno general no es un rectángulo regular, Intel rellena su forma con "mosaicos de relleno" adicionales para garantizar que la parte superior de todo el paquete forme un rectángulo regular para que el disipador de calor pueda encajar uniformemente.

El chiplet informático es la parte más grande de todo el procesador y mide aproximadamente 14,32 mm × 8,04 mm, con un área total de aproximadamente 115 milímetros cuadrados. En esta área se integran 16 núcleos de CPU, utilizando una combinación de 6 núcleos de rendimiento Cougar Cove (núcleos P) + 8 núcleos Darkmont de bajo consumo (núcleos E) + 4 núcleos Island E de bajo consumo. El clúster informático principal consta de 6 núcleos P y dos conjuntos de clústeres de núcleos E, interconectados a través de un bus en anillo (ringbus) y comparten una caché de nivel tres (L3) de 18 MB.

En términos de configuración de caché, cada núcleo Cougar Cove P viene con 3 MB de caché secundaria (L2), y los dos grupos de clústeres de núcleos Darkmont E comparten 4 MB de L2 (se comparte cada grupo de 4 núcleos). Aunque el núcleo E en la isla de bajo consumo está ubicado en el mismo chip informático, no está conectado directamente al bus de anillo del grupo informático principal. En cambio, se comunica con el clúster principal a través de la estructura de conmutación en el chip. En términos de frecuencia, el núcleo P tiene una frecuencia máxima de hasta 5,10 GHz y el núcleo E principal tiene una frecuencia máxima de 3,80 GHz. El núcleo Island E de bajo consumo tiene una frecuencia base más baja y se incrementa hasta un máximo de 3,70 GHz. También es un grupo de 4 núcleos y comparte una caché L2 de 4 MB.

Además del núcleo de la CPU, el chiplet informático también integra el controlador de memoria principal, que está equipado en el front-end con una "caché del lado de la memoria" de 8 MB de capacidad para almacenar en búfer el acceso a los datos hacia y desde la memoria. La parte de E/S de memoria admite DDR5 y LPDDR5X de doble canal, con velocidades de transferencia de datos de hasta 9600 MT/s. Además, este pequeño chip también alberga la unidad de red neuronal NPU 5 de próxima generación de Intel, que incluye 3 motores de cómputo neuronal (NCE), cada uno equipado con 1,5 MB de caché, para un total de 4,5 MB de caché de trabajo en el chip para tareas de inferencia de IA local. Es probable que el espacio restante del chip se utilice para diseñar unidades de visualización clave, como el motor de códec de medios y el motor de control de visualización.

Para la parte del chiplet gráfico, el informe muestra una versión más grande basada en el proceso N3E de TSMC, con un tamaño físico de aproximadamente 8,14 mm × 6,78 mm y un área total de aproximadamente 55,18 milímetros cuadrados. Este chip integra lógica frontal de GPU, 12 núcleos Xe y 16 MB de caché L2. La arquitectura de gráficos central utilizada por Panther Lake pertenece a la serie Xe3 "Celestial", que es la nueva generación de arquitectura de gráficos integrada de Intel para gráficos de alta eficiencia energética y cargas de trabajo de IA.

El chiplet de E/S presenta una estructura de tira larga y estrecha con un tamaño de aproximadamente 12,44 mm × 4 mm y un área total de casi 49,76 milímetros cuadrados, y continúa fabricándose mediante el proceso TSMC N6. Esta área integra un controlador raíz PCIe, así como un enrutador host Thunderbolt 5/USB4 v2 completo. Las capacidades de E/S oficiales incluyen: 4 carriles PCIe 5.0, 8 carriles PCIe 4.0, 2 interfaces Thunderbolt 5 y un controlador inalámbrico Wi-Fi 7 + Bluetooth 5.4 integrado.

En general, mientras continúa la ruta del empaquetado de chips múltiples y pequeños, Core Ultra Series 3 "Panther Lake-H" proporciona una combinación más segmentada de rendimiento y eficiencia energética para la próxima generación de portátiles delgados y livianos y plataformas móviles de alto rendimiento a través de la colaboración de múltiples procesos como 18A, Intel 3 y TSMC N3E/N6, así como la profunda integración de CPU, pantalla de gran núcleo y NPU. Para los fabricantes OEM, se espera que esta solución más flexible de división de SoC/gráficos/E/S brinde un espacio de coincidencia de especificaciones más refinado para las líneas de productos de portátiles con diferentes precios y posicionamiento.