Ahora que tres fabricantes de chips avanzados han demostrado los CFETS (transistores de efecto de campo complementarios), la visión de casi duplicar la densidad de transistores de los procesadores futuros está comenzando a tomar forma. CFET es una estructura única que apila dos tipos de transistores necesarios para la lógica CMOS. En la Conferencia Internacional de Dispositivos Electrónicos IEEE de esta semana en San Francisco, Intel, Samsung y TSMC mostraron sus avances para permitir el siguiente paso en el desarrollo de transistores.
Las empresas de chips están pasando de la estructura de dispositivo FinFET utilizada desde 2011 a nanohojas o transistores de todas las puertas. Estos nombres reflejan la estructura básica del transistor. En los FinFET, la puerta controla el flujo de corriente a través de las aletas verticales de silicio. En los dispositivos de nanohojas, las aletas se cortan en un conjunto de cintas, cada una rodeada por una puerta. Los CFET son esencialmente pilas de tiras de silicio más altas, la mitad para un dispositivo y la otra mitad para el otro. Los ingenieros de Intel explicaron en la edición de diciembre de 2022 de la revista IEEE Spectrum que el dispositivo apila dos tipos de transistores (FET y pFET) en un único proceso de integración.
Los expertos predicen que CFET estará disponible comercialmente dentro de siete a diez años, pero todavía queda mucho trabajo por hacer antes de eso.
Intel fue una de las tres primeras empresas en demostrar CFET y lanzó una versión inicial en IEDM en 2020. Esta vez, Intel informó múltiples mejoras en torno al circuito más simple de CFET, el inversor. Un inversor CMOS envía el mismo voltaje de entrada a las puertas de ambos dispositivos en la pila y produce una salida que es la inversión lógica de la entrada.
Marko Radosavljevic, ingeniero jefe del grupo de investigación de componentes de Intel, dijo a los periodistas antes de la reunión: "El inversor se compone de una sola aleta. En su máxima expansión, su tamaño será el 50% del de un inversor CMOS normal".
El circuito inversor de Intel se basa en una nueva forma de conectar los transistores superior e inferior (amarillo), así como una nueva forma de acceder a uno de los transistores (gris) desde debajo del silicio.
El problema es que juntar todas las líneas de interconexión necesarias para apilar dos transistores en un circuito inversor anula la ventaja del área. Para mantener las cosas compactas, Intel está intentando eliminar parte de la congestión al conectarse a dispositivos apilados. En los transistores actuales, todas las conexiones provienen de la parte superior del propio dispositivo. Pero a finales de este año, Intel utilizará una tecnología llamada transferencia de energía trasera que permite que existan interconexiones tanto por encima como por debajo de la superficie del silicio. Con esta técnica, los transistores inferiores se contactan desde abajo en lugar de desde arriba, lo que simplifica enormemente el circuito. El inversor resultante tiene una calidad de densidad llamada contacto polipaso (CPP, la distancia mínima entre la puerta de un transistor y la puerta del siguiente), que es de 60 nanómetros. El CPP de los chips de nodo de 5 nm actuales es de aproximadamente 50 nm.
Además, Intel mejoró las características eléctricas de la pila CFET al aumentar la cantidad de nanohojas por dispositivo de dos a tres, reducir el espacio entre dos dispositivos de 50 nanómetros a 30 nanómetros y utilizar geometrías mejoradas para conectar varias partes del dispositivo.
Utilizando un factor de forma más pequeño que el de 60 nm de Intel, Samsung mostró resultados para contactos de paso múltiple (CPP) de 48 nm y 45 nm, aunque estos resultados fueron para dispositivos individuales en lugar de inversores completos. Si bien el rendimiento del más pequeño de los dos prototipos de CFET de Samsung cayó, no fue significativo, y los investigadores de la compañía creen que la optimización del proceso de fabricación solucionará el problema.
La clave del éxito de Samsung es la capacidad de aislar eléctricamente la fuente y el drenaje de dispositivos pFET y nFET apilados. Sin un aislamiento adecuado, los dispositivos, que Samsung llama transistores de efecto de campo apilados tridimensionales (3DSFET), pueden perder corriente. Un paso clave para lograr este aislamiento es reemplazar el paso de grabado que involucra productos químicos húmedos por un nuevo tipo de grabado seco. Esto aumenta el rendimiento de los buenos dispositivos en un 80%.
Al igual que Intel, Samsung toca la parte inferior del dispositivo desde debajo del silicio para ahorrar espacio. Sin embargo, el fabricante de chips coreano se diferencia de la compañía estadounidense en que utiliza sólo una nanohoja en cada dispositivo emparejado, en lugar de las tres de Intel. Según sus investigadores, aumentar el número de nanohojas mejorará el rendimiento de los CFET.
Al igual que Samsung, TSMC ha logrado con éxito el paso de 48 nm industrialmente relevante. Lo que hace que sus dispositivos sean únicos es un nuevo enfoque que crea una capa dieléctrica entre los dispositivos superior e inferior para mantener el aislamiento entre ellos. Las nanohojas generalmente se forman a partir de capas alternas de silicio y silicio germanio. Durante los pasos apropiados del proceso, los métodos de grabado específicos de silicio germanio eliminan estos materiales, liberando los nanocables de silicio. TSMC utiliza una capa de silicio germanio para aislar los dos dispositivos, sabiendo que la capa de silicio germanio se grabará más rápido que otras capas de silicio germanio, por lo que utiliza una capa de silicio germanio con un contenido de germanio particularmente alto. De esta manera, la capa de aislamiento se puede crear en varios pasos antes de liberar los nanocables de silicio.