Un equipo de investigación de la Universidad de Illinois en Urbana-Champaign anunció recientemente que ha apilado verticalmente con éxito tres capas de circuitos de silicio activos en un chip de silicio y ha logrado un rendimiento del transistor de aproximadamente el 98% al 100%. Se considera que proporciona una nueva vía de ingeniería para aumentar la densidad de potencia informática de los chips en el contexto de que la Ley de Moore se acerca al límite físico. 

Este logro fue completado por el equipo de Qing Cao, profesor del Departamento de Ciencia e Ingeniería de Materiales de la Escuela de Ingeniería Grainger. La idea central no es seguir reduciendo el tamaño del dispositivo en un plano bidimensional, sino "construir hacia arriba" el circuito y construir una estructura integrada tridimensional de un solo chip mediante el apilamiento capa por capa a baja temperatura de películas de silicio monocristalino.

Durante los últimos sesenta años, la "duplicación regular del número de transistores" descrita por la Ley de Moore se ha basado en la reducción continua de los tamaños de las características del dispositivo en una oblea de silicio plana, pero ahora este camino de escalamiento encuentra duras limitaciones debido a los efectos cuánticos y las propiedades del propio material de silicio. Cao Qing señaló que desde la perspectiva de parámetros clave del proceso, como el espaciado de las puertas de contacto, los transistores en los procesos contemporáneos "es difícil hacer más pequeños". El problema ya no es la voluntad del proceso, sino "la sujeción a las propiedades materiales inherentes al silicio y a las leyes básicas de la mecánica cuántica".

En este contexto, la integración tridimensional se considera una de las direcciones importantes para continuar mejorando la densidad informática. Al apilar celdas lógicas y de memoria en dirección vertical, los diseñadores de chips no solo pueden acomodar más transistores en el mismo espacio, sino que también acortan significativamente las rutas de interconexión entre capas, aumentando así el ancho de banda y reduciendo la latencia. Actualmente, la industria ha adoptado la tecnología de chips apilados en productos como la memoria de gran ancho de banda (HBM) y el 3D V-Cache de AMD. Sin embargo, la mayoría de estas soluciones dependen de la unión entre obleas o troqueles. Limitado por el tamaño y la precisión de la alineación de las vías de silicio (TSV), todavía existe un límite máximo para la densidad de interconexión entre capas.

A diferencia de la tecnología de apilamiento existente, el equipo de Cao Qing adopta la idea de "integración monolítica 3D", es decir, construir una nueva capa de dispositivos de silicio monocristalino activo directamente sobre la superficie de un sustrato que ha completado una capa de circuitos e interconexiones metálicas, y lograr finas interconexiones verticales a través de orificios pasantes de metal de alta densidad. Esta idea ha estado sujeta durante mucho tiempo al presupuesto térmico: los procesos tradicionales de silicio de alto rendimiento a menudo requieren altas temperaturas cercanas a los 1.000 grados Celsius, y la industria generalmente cree que una vez que se completa la primera capa de circuitos y metales, calentar más de aproximadamente 400 grados Celsius causará daños inaceptables a la estructura existente. Para sortear este problema, algunas investigaciones han recurrido al uso de nuevos materiales para fabricar dispositivos de capa superior, pero estos dispositivos generalmente no son tan rápidos y confiables como el silicio subyacente, lo que afecta el rendimiento general.

El equipo de Cao Qing decidió seguir utilizando silicio monocristalino, pero cambió su "método de carga de obleas". Los investigadores primero prepararon nanopelículas de silicio monocristalino ultrafinas en la oblea donante, las despegaron de la oblea en películas autoportantes independientes y luego utilizaron un proceso de transferencia de rollo a rollo similar a una "máquina laminadora" para laminar estas películas a la superficie de la oblea objetivo procesada a una temperatura de no más de 200 grados Celsius. Gracias al mantenimiento de la estructura monocristalina, estas películas exhiben propiedades eléctricas similares a las de los transistores de silicio convencionales de alta temperatura después del procesamiento del dispositivo, al tiempo que cumplen con los estrictos requisitos de presupuesto térmico de la integración tridimensional monolítica.

La forma física de la estructura del dispositivo también es una gran ventaja. A diferencia de la tecnología de apilamiento tradicional que requiere manipular obleas enteras con un espesor de aproximadamente 500 a 700 micrones, la nanopelícula de silicio utilizada por el equipo tiene solo unos 10 nanómetros de espesor. A esta escala, la película de silicio puede flexionarse y adaptarse a las pequeñas ondulaciones de la superficie del circuito subyacente, lo que permite un ajuste más ajustado que reduce el riesgo de formación de huecos y huecos comunes en la unión de obleas rígidas. El equipo de investigación señaló que esta forma simplifica el flujo del proceso, reduce el costo potencial y es más propicio para ampliar la producción en masa a nivel de obleas.

Para controlar aún más la temperatura del proceso dentro de un rango seguro, el equipo también realizó ajustes en la arquitectura del transistor. El proceso CMOS tradicional se basa en múltiples dopajes a alta temperatura para formar la región de unión fuente-drenaje, pero esta investigación utiliza una solución de "transistor sin uniones", que implica dopaje uniforme y de alta concentración de películas de silicio ultrafinas antes del apilamiento, y luego todo el canal se controla a través de la puerta. El espesor del canal ultrafino ayuda a lograr capacidades efectivas de control de compuerta, mientras que los altos niveles de dopaje ayudan a reducir la resistencia de contacto, teniendo en cuenta el rendimiento de la conducción y la viabilidad del proceso.

Sobre esta base, el equipo de investigación apiló tres capas de circuitos en un solo chip, cada capa contenía 625 transistores, y conectó la estructura de tres capas en serie en un circuito completo a través de interconexiones metálicas verticales. Los resultados de las pruebas muestran que el transistor de tres capas es equivalente al dispositivo de silicio masivo del proceso tradicional de alta temperatura en indicadores clave como la densidad de corriente de salida. Al mismo tiempo, muestra una buena consistencia y un rendimiento extremadamente alto dentro del rango de virutas. El rendimiento del dispositivo es al menos tres o cuatro veces mayor que el de los dispositivos tridimensionales monolíticos que utilizan materiales alternativos. Basándose en estos dispositivos apilados, el equipo ha logrado la verificación de prototipos de circuitos lógicos tridimensionales y celdas de memoria estática de acceso aleatorio (SRAM).

El ejemplo de SRAM refleja intuitivamente las ventajas arquitectónicas de la integración tridimensional. Cao Qing dijo que tomando como ejemplo la memoria estática de acceso aleatorio ampliamente utilizada en CPU y GPU, la SRAM tradicional requiere que seis transistores estén dispuestos en el mismo plano para almacenar un bit de información. A través de la integración vertical, estos seis dispositivos se pueden distribuir en múltiples capas, "como reemplazar áreas residenciales suburbanas con edificios de gran altura para repartir el pastel". Puede reducir significativamente el área ocupada manteniendo las mismas funciones y mejorando la eficiencia de la comunicación entre capas.

El equipo de investigación destacó que la importancia de este logro radica en la "producción en masa" y no en una demostración única en el laboratorio. En la estructura de tres capas demostrada actualmente, el rendimiento del dispositivo ha alcanzado entre el 98 % y el 100 %, y las fluctuaciones de rendimiento entre dispositivos son pequeñas. En teoría, este proceso también puede continuar apilando más capas de circuitos encima de las tres capas existentes mientras se mantiene una alta velocidad y consistencia. Esto sienta las bases para transferir el proceso a las fundiciones y avanzar hacia líneas de producción de semiconductores reales en el futuro.

El proyecto está promovido por el Centro de Chips Semiconductores Avanzados con Rendimiento Acelerado de la Escuela de Ingeniería Grainger de la Universidad de Illinois. Entre los socios industriales del centro se encuentran grandes empresas de chips como IBM, Intel y TSMC. Actualmente, los investigadores están planeando introducir esta tecnología de silicio monocristalino integrado tridimensional de un solo chip en el sistema de fundición de grado industrial. Si se puede implementar con éxito, se espera que en el futuro este nuevo chip de silicio tridimensional "crezca hacia arriba" en los chips comerciales, buscando una nueva forma de extensión para la Ley de Moore en la era post-silicio.