Resumen:
Durante SEMICON Taiwán 2026 celebrada en Taipei, Samsung anunció su última hoja de ruta de productos de memoria, centrándose en HBM5 y la nueva arquitectura zHBM. Samsung dijo que el HBM5 tiene como objetivo lograr aproximadamente el doble de rendimiento general en comparación con el HBM4E, al tiempo que aumenta el rendimiento del consumo de energía de la unidad en un 20 % y reduce la resistencia térmica en un 20 %.
HBM5 utilizará el proceso de 2 nm desarrollado por Samsung para fabricar el troquel básico, reemplazando el proceso de 4 nm utilizado por HBM4 y HBM4E. El número de capas de apilamiento de productos también se ampliará a 12, 16 y 20 capas, y se espera que entre en producción en masa alrededor de 2028.
Samsung también confirmó recientemente en los materiales de vista previa de la conferencia Hot Chips 2026 que la compañía se está preparando para lanzar HBM4E, con una velocidad objetivo de 16 Gbps por pin. El HBM4 que Samsung comercializa actualmente tiene una velocidad de 11,7 Gbps por pin.
En comparación con el diseño tradicional de HBM que coloca la memoria al lado del acelerador, zHBM adopta un método de integración vertical más radical, apilando la memoria directamente encima del procesador, acortando así la ruta de transmisión de datos y mejorando el ancho de banda y la eficiencia energética. Samsung predice que el rendimiento bruto del zHBM alcanzará 8 veces el del HBM4E, y el rendimiento del consumo de energía de su unidad alcanzará el triple, al tiempo que reducirá la resistencia térmica entre un 75% y un 90%.
Samsung ha demostrado los primeros productos conceptuales zHBM de la industria en FMS 2026, y se espera que esta nueva arquitectura se lance después de 2029. El rediseño de la arquitectura HBM parece haberse convertido en la dirección de desarrollo de la industria. NVIDIA también ha anunciado recientemente una solución de memoria NVHBM personalizada, que transfiere el controlador de memoria del chip informático al chip básico HBM.
En el campo NAND, Samsung está desarrollando zNAND-O para su entrega de muestra en 2028. El producto tiene como objetivo lograr 10 veces la densidad de bits equivalente a la DRAM y al mismo tiempo proporcionar aproximadamente 7 veces el ancho de banda de lectura manteniendo la eficiencia energética de la NAND tradicional.
La competencia que enfrenta Samsung también se está intensificando. Además de SK Hynix, el fabricante chino de almacenamiento Yangtze Memory también ha propuesto recientemente objetivos ambiciosos y planea superar a Samsung y SK Hynix para finales de 2027.
En la Memory Executive Summit celebrada antes del evento, Samsung también presentó un marco de desarrollo de memoria llamado "C.U.B.E", que significa capacidad, utilización, ancho de banda y eficiencia. La estrategia incluye aumentar la capacidad sin aumentar la huella de PCB mediante la expansión vertical de la capacidad de memoria; usar arquitectura 3D optimizada para reducir la latencia; utilizar canales verticales de alta velocidad para reemplazar las rutas de datos horizontales tradicionales; y mejorar el control del consumo de energía y la gestión de la disipación de calor desde el nivel de bits.
Comentarios