La última investigación de Morgan Stanley muestra que la densidad de defectos actual (D0) del nodo de proceso 14A de próxima generación de Intel es de aproximadamente 0,5, lo que significa que en el largo y complejo proceso de fabricación de semiconductores, la proporción de chips desechados puramente funcionales producidos por unidad de área de obleas es baja, y el nivel de rendimiento general es considerable en comparación con los nuevos procesos en la misma etapa.
Para Intel, estos datos muestran que 14A todavía se encuentra en las primeras etapas de su desarrollo, pero respalda afirmaciones anteriores de que 14A ha superado a 18A en el mismo cronograma de desarrollo. Intel planea reducir aún más la densidad de defectos de este nodo a aproximadamente 0,1-0,2 en el primer trimestre de 2027, y utilizarlo como nodo para iniciar la cinta de prueba interna del chip y la rampa de producción en masa a pequeña escala para sus propios productos, y luego ingresar a la etapa de producción de prueba de riesgo en 2028, y entrar a la producción en masa a gran escala en 2029.
En términos de productos producidos en masa actualmente, el último SoC "Panther Lake" de Intel utiliza una solución de empaquetado de múltiples chips, en la que el chip informático (compute Tile) utilizado para el núcleo informático se fabrica basándose en el proceso 18A. El tamaño de su troquel es de aproximadamente 8,004 × 14,288 mm y el área es de aproximadamente 114,304 milímetros cuadrados. El artículo utiliza esto como referencia, asumiendo que el área del troquel permanece sin cambios, pero la densidad del transistor aumenta y migra al proceso 14A. Bajo la condición actual de D0=0,5, el rendimiento teórico de un diseño de este tamaño en el proceso 14A puede alcanzar aproximadamente el 56,45%. Cabe destacar que el 18A se encuentra actualmente en la etapa de producción de gran volumen, por lo que el rendimiento real sigue siendo mejor que el del 14A, que todavía se encuentra en el período de aumento. Sin embargo, según estimaciones estadísticas, el 14A puede alcanzar este nivel con la madurez actual del proceso, lo que se considera una señal bastante positiva. Esta estimación se basa en las condiciones de producción de un dispositivo EUV de alta apertura numérica (High-NA) en modo de exposición de medio campo y refleja las primeras etapas de optimización sostenible para Intel 14A. Morgan Stanley también mencionó en el informe que la tasa de rendimiento de los chips de prueba que se utilizan actualmente para la verificación es de aproximadamente el 40%. Teniendo en cuenta que es probable que el tamaño del chip del chip de prueba sea significativamente mayor que el del chip informático "Panther Lake", estos datos no contradicen la estimación del modelo anterior.
Desde un objetivo a mediano y largo plazo, si Intel puede comprimir con éxito la densidad de defectos D0 de 14A a 0,1-0,2, entonces, para un diseño de chip con un área de aproximadamente 100 milímetros cuadrados, se espera que su rendimiento teórico aumente a 80%-90%. El nivel específico depende de la estructura del circuito real y de la implementación del diseño. El informe señala que esta predicción se basa principalmente en el modelo clásico de rendimiento de Poisson y que existen muchos métodos de cálculo diferentes en la industria; Además, es necesario distinguir entre "rendimiento defectuoso" y "rendimiento paramétrico": el primero se centra en si el chip puede encenderse y funcionar, y el segundo considera si el chip puede cumplir plenamente con las especificaciones del producto en términos de consumo de energía, frecuencia y otros indicadores. El rendimiento paramétrico suele ser información interna muy sensible y es difícil para personas externas obtener información detallada sobre el 14A a este respecto.
En términos de soporte de diseño y ecosistema de clientes, Intel 14A corresponde actualmente a la versión 0.5 del Process Design Kit (PDK). Según el plan, cuando se lance la versión 0.9 PDK, los clientes de fundición finalizarán la escala de producción en masa, el diseño específico del producto y otros parámetros clave en la plataforma. Lip-Bu Tan, miembro de la junta directiva de Intel y un inversor veterano en la industria, anteriormente llamó a la versión 0.9 del PDK el "santo grial" de este nodo y esperaba que esta versión estuviera abierta al público en octubre de este año.
En términos de equipos de línea de producción y capacidades de proceso, la cooperación de Intel con ASML ha completado la prueba de aceptación de la máquina de litografía EUV High-NA correspondiente al nodo 14A en la línea de producción del negocio de fundición de Intel para mejorar la capacidad general de producción de obleas. El TWINSCAN EXE:5200B actualmente implementado es el dispositivo de escaneo EUV High-NA de ASML de segunda generación, heredado y actualizado de la plataforma TWINSCAN EXE:5000 utilizada anteriormente para la prueba 14A. Con estos equipos de nueva generación, Intel ha completado más de 30.000 experimentos de procesamiento de obleas en una sola temporada y, al reducir los pasos de fotolitografía necesarios para capas de proceso específicas, el proceso de algunas capas se ha reducido de unos 40 pasos a menos de 10 pasos, acortando así significativamente el tiempo del ciclo del proceso y simplificando el proceso de fabricación general.
En el contexto de la feroz competencia en la fabricación global de obleas, el avance gradual de Intel en el rendimiento del proceso 14A no solo sienta las bases para la futura hoja de ruta de productos de la compañía, sino que también proporciona una importante moneda de cambio para que su negocio de fundición obtenga pedidos de grandes clientes potenciales en la era High-NA EUV. El modelo de estimación de rendimiento citado en el informe proviene de las herramientas de cálculo de rendimiento de obleas y matrices proporcionadas por SemiAnalysis, que respalda aún más el análisis y juicio actual sobre la capacidad de producción de 14A y las perspectivas de rendimiento.