Resumen:
He Tingbo, presidente de la unidad de negocios de semiconductores de Huawei, publicó recientemente un artículo "¿Se suponía que el chip τ de Huawei se derretiría?" en ChinaXiv, una plataforma de prelanzamiento de artículos científicos de la Academia de Ciencias de China. Por primera vez, utilizó datos medidos reales de chips producidos en masa para responder directamente a las dudas de la industria de que el apilamiento 3D inevitablemente generará calor.
El documento reveló que la densidad de transistores del chip Kirin 2026 que utiliza la tecnología Logic Folding saltó de 155 millones a 238 millones por milímetro cuadrado, un aumento del 55%. Este aumento equivale a los resultados de la miniaturización de las artesanías tradicionales en los últimos tres años.
Con el mismo rendimiento, el consumo de energía de la NPU se redujo en un 66 %, el consumo de energía de la GPU se redujo en un 58 % y el consumo de energía del núcleo del rendimiento de la CPU se redujo en un 41 %. Cuando la NPU mantuvo la misma potencia de cálculo de 29 TOPS, la frecuencia cayó un 63%, el voltaje cayó de 0,85 V a 0,55 V y la densidad de potencia se desplomó un 73%.
He Tingbo señaló que la mayor parte del consumo de energía del chip no se consume en los cálculos del transistor, sino en la transmisión de datos a través de cables metálicos. El plegado lógico apila circuitos planos verticalmente y reemplaza largas trazas horizontales con interconexiones verticales muy cortas. Las longitudes típicas del cableado central se acortan en aproximadamente un 20 % y las rutas críticas se acortan hasta en un 70 %.
Acortar las pistas reduce directamente la capacitancia de interconexión y el circuito puede reducir aún más el voltaje de funcionamiento. El consumo de energía dinámico es proporcional al cuadrado del voltaje, lo que resulta en mayores ganancias en el consumo de energía. El número de buffers de reloj en un determinado módulo se redujo de 43.600 a 19.000, lo que se redujo a más de la mitad.
En términos de gestión térmica, Huawei adopta estrategias de planificación de distribución y zonificación con reconocimiento térmico. Evita intencionadamente el plegado de circuitos de alta potencia durante la fase de diseño y evita que los subsistemas de alta potencia estén adyacentes en el espacio. Los módulos que generan más calor se colocan donde el camino de disipación de calor es más claro.
Kirin 2026 es el primer SoC móvil que adopta el plegado lógico. Utilizando un paso de unión híbrida de 1,5 micrones, se logran 50 millones de interconexiones verticales. Huawei enfatiza que estas diferencias de rendimiento provienen enteramente de cambios arquitectónicos y no utilizan nuevos procesos de fotolitografía.
Sin embargo, el plegado lógico no funciona de manera consistente en todos los módulos y los beneficios de las diferentes unidades informáticas varían significativamente.
El consumo total de energía del módulo DSP se redujo en un 25 %, pero debido a que el área del chip se redujo simultáneamente en un 40 %, la densidad de potencia aumentó en un 24 %. Kirin 2027 ha solucionado este problema. Sin embargo, los beneficios del núcleo de rendimiento de la CPU son relativamente limitados debido a las características de computación en serie, y el consumo de energía se reduce en un 41%.
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