Varias universidades importantes de Estados Unidos han cooperado con fábricas de obleas locales para desarrollar con éxito un nuevo chip monolítico tridimensional (3D). Las unidades de almacenamiento y computación están apiladas en dirección vertical. Se espera que mejore en gran medida la velocidad de transmisión de datos interna del chip. Se considera un hito importante para romper el "muro de la memoria" del hardware de inteligencia artificial.
Este logro fue completado por la Universidad de Stanford, la Universidad Carnegie Mellon, la Universidad de Pensilvania, el MIT y SkyWater Technology, una fundición local en Estados Unidos. Es el primer chip 3D monolítico fabricado en una fábrica comercial de obleas en Estados Unidos. Su densidad de cableado de interconexión vertical ha alcanzado un nuevo máximo en los chips 3D actuales. El rendimiento de la pantalla medido y simulado se puede mejorar en aproximadamente un orden de magnitud en comparación con los chips bidimensionales tradicionales. El equipo de investigación enfatizó que esto no solo es un gran avance en el rendimiento, sino que también proporciona un nuevo paradigma para que Estados Unidos promueva la fabricación de chips avanzados a nivel local.
A diferencia de los chips bidimensionales tradicionales que "colocan" todos los circuitos en el mismo plano, este chip prototipo utiliza múltiples capas de circuitos ultrafinos que se apilan verticalmente. Cada capa está estrechamente conectada a través de conexiones verticales de alta densidad, de modo que los datos pueden "subir y bajar" entre la unidad de almacenamiento y la unidad informática dentro del chip, acortando significativamente la ruta de transmisión. Bajo dicha arquitectura, la memoria local disponible aumenta significativamente y los datos no necesitan viajar con frecuencia entre el almacenamiento remoto y los núcleos informáticos, lo que alivia fundamentalmente el cuello de botella del "muro de memoria" que durante mucho tiempo ha afectado a los chips de alto rendimiento y de IA.
El "muro de memoria" se refiere a la mejora continua de la potencia informática de las unidades informáticas, pero la velocidad de transferencia de datos entre el chip interno y el almacenamiento externo es difícil de mantener, lo que hace que el procesador a menudo "espera a recibir datos" y se desperdicie gravemente la potencia informática. Durante décadas, la industria de los semiconductores se ha basado principalmente en reducir continuamente el tamaño de los transistores y empaquetar más dispositivos en el mismo plano para aliviar este problema. Sin embargo, esta ruta se está acercando a sus límites físicos y se la conoce como el "muro retráctil". Este nuevo chip 3D monolítico integra circuitos lógicos y de almacenamiento en dirección vertical, lo que equivale a construir filas de "huecos de ascensor" dentro del chip, lo que permite que una gran cantidad de datos fluya entre diferentes "pisos" a alta velocidad al mismo tiempo, encontrando así una nueva salida a las limitaciones duales del "muro de memoria" y el "muro en miniatura".
La industria ha intentado anteriormente construir un sistema 3D apilando hacia arriba y hacia abajo múltiples chips fabricados. Sin embargo, este método de "chips apilados" suele ser tosco y escaso en las conexiones entre capas, y todavía existen cuellos de botella obvios. Esta investigación utiliza un proceso 3D "monolítico": cada capa funcional se cultiva y procesa directamente en la misma oblea en secuencia. El proceso de baja temperatura evita daños a los circuitos subyacentes, por lo que la interconexión de alta densidad se puede realizar a menor escala. El proceso, completado íntegramente en la fábrica de obleas comerciales de SkyWater en Bloomington, Minnesota, se considera un paso importante desde un concepto de laboratorio a una arquitectura de producción escalable.
En términos de rendimiento, las primeras pruebas de hardware muestran que el chip prototipo actual ha logrado una mejora de rendimiento aproximadamente cuatro veces mayor en comparación con un diseño bidimensional comparable. Otros resultados de simulación muestran que cuando se continúa aumentando el número de capas de apilamiento vertical y se construye una arquitectura de "piso" superior sobre esta base, el rendimiento general se puede mejorar hasta aproximadamente doce veces en cargas de IA reales, incluido el modelo grande de código abierto Meta LLaMA. El equipo de investigación enfatizó particularmente que, en teoría, se espera que la nueva arquitectura logre una mejora de 100 a 1000 veces en el producto de retardo de energía (EDP), un indicador clave que mide el rendimiento general de la velocidad y la eficiencia energética.
Al acortar en gran medida la distancia de transferencia de datos y aumentar el número de canales verticales, se espera que el chip logre un mayor rendimiento y un menor consumo de energía por operación, eliminando la necesidad de hacer el tradicional "elegir uno" entre rendimiento y consumo de energía. Los investigadores consideran que este es uno de los caminos clave para respaldar la próxima generación de sistemas de inteligencia artificial a gran escala y avanzar hacia el objetivo de "mejorar mil veces el rendimiento del hardware". Creen que este avance abre una nueva dimensión técnica para la futura evolución del hardware de IA, con la capacidad de soportar el entrenamiento y la ejecución de modelos más grandes, más complejos y en tiempo real.
La importancia de este trabajo también se refleja en el nivel de la industria y la capacitación del talento: al grabar con éxito un solo chip 3D en una fábrica de obleas comercial local en los Estados Unidos, el equipo cree que ha proporcionado un modelo realista para construir un sistema de chip avanzado que está "diseñado en los Estados Unidos y fabricado en los Estados Unidos". Los investigadores lo comparan con la revolución de los circuitos integrados de la década de 1980: un grupo de estudiantes que estudiaban diseño y fabricación de chips en universidades estadounidenses impulsaron el despegue de la industria del silicio. El cambio actual hacia la integración 3D monolítica también requiere una nueva generación de ingenieros para dominar nuevos conocimientos de procesos y arquitectura.
Con financiación y colaboración de proyectos como el programa U.S. Microelectronics Commons y el California-Pacific Northwest AI Hardware Hub (Northwest-AI-Hub), las universidades relevantes han comenzado a llevar a cabo capacitación sistemática sobre la integración 3D y hardware específico de IA. Los participantes señalaron que poder fabricar chips 3D avanzados localmente no sólo significa liderar en indicadores de desempeño, sino también tomar una mayor iniciativa en el ritmo de la innovación, la seguridad de la cadena de suministro y la dirección del desarrollo de la tecnología de IA.
Según los informes, la investigación se llevó a cabo conjuntamente en la Escuela de Ingeniería de la Universidad de Stanford, la Escuela de Ingeniería de la Universidad Carnegie Mellon, la Escuela de Ingeniería y Ciencias Aplicadas de la Universidad de Pensilvania y el Instituto de Tecnología de Massachusetts, y SkyWater Technology se encargó de toda la fabricación de chips. El proyecto ha recibido financiación de la Agencia de Proyectos de Investigación Avanzada de Defensa de EE. UU. (DARPA), el Programa de Becas para Graduados de la Fundación Nacional de Ciencias de EE. UU., Samsung, el Instituto Stanford Precourt para la Investigación Energética, la Alianza Stanford SystemX, el Centro de Hardware de IA “Microelectronics Commons” del Departamento de Defensa de EE. UU., el Departamento de Energía de EE. UU. y la “Iniciativa Futura de Semiconductores” de la Fundación Nacional de Ciencias.
Compilado de /ScitechDaily