En la exposición CES 2026 de este año, AMD demostró el primer procesador Zen6 EPYC Venice de nueva generación del mundo que utiliza 2 nm de TSMC.Recientemente, se han filtrado en línea nuevas revelaciones que revelan más detalles estructurales que aún no se han revelado oficialmente. AMD ha llevado la cantidad de núcleos a nuevas alturas en Venecia, con la versión de la arquitectura Zen 6C de hasta 256 núcleos. Este diseño se logra a través de un CCD de mayor densidad y una nueva arquitectura de matriz IO dual.
La información de última hora muestra que la mejora principal de EPYC Venice se debe principalmente a la nueva generación de Zen 6C CCD.Cada CCD Zen 6C puede acomodar 32 núcleos, lo que es directamente el doble del diseño de 16 núcleos de la generación anterior Zen 5C, lo que permite a AMD lograr una configuración más alta de 256 núcleos utilizando solo 8 CCD.
Además, también se ha actualizado la configuración de la caché. Cada CCD Zen 6C tiene una caché L3 incorporada de 128 MB, lo que hace que la capacidad total de caché L3 de todo el procesador sea de hasta 1 GB.
En términos de estrategia de proceso, el CCD de EPYC Venice utiliza el proceso de 2 nanómetros (N2P) de TSMC para lograr el máximo rendimiento; mientras que el IO Die responsable de E/S mantiene un proceso de 6 nanómetros.
Vale la pena señalar que EPYC Venice utiliza una arquitectura IO Die dual. El área total de los dos IO Dies alcanza los 750 mm², superando con creces el diseño de un solo IO Die de la generación anterior.
Esto significa que las capacidades de expansión del canal de memoria, PCIe y CXL mejorarán enormemente, lo que es más propicio para respaldar la implementación densa de GPU y dispositivos de red de alta velocidad en servidores de IA.
