La Asociación de Tecnología de Estado Sólido JEDEC anunció recientemente que sus comités JC-40 y JC-45 responsables de la formulación de estándares de módulos lógicos y DRAM han realizado una serie de desarrollos importantes en el campo de DDR5 MRDIMM (módulos de memoria de rango multiplexado), incluido el lanzamiento oficial de una nueva generación de estándares de búfer de datos de rango multiplexado DDR5, avances en la formulación de estándares de controladores de registro de reloj de rango multiplexado y mejora acelerada de DDR5 MRDIMM Gen 2 y Gen 3. hojas de ruta para mayores anchos de banda.
Entre los estándares publicados, JEDEC anunció oficialmente la especificación JESD82-552 "DDR5MDB02 Multiplexed Rank Data Buffer", que ha estado abierta para su descarga en el sitio web oficial. Este estándar define una nueva generación de diseño funcional de almacenamiento en búfer de datos para arquitectura DIMM de rango multiplexado, con el objetivo de mantener características operativas estables y confiables incluso cuando el ancho de banda del módulo continúa aumentando. Al introducir una lógica de control y almacenamiento en búfer más avanzada en la ruta de datos, la solución DDR5 MDB proporciona una mayor escalabilidad y garantía de calidad de la señal para subsistemas de memoria de alto rendimiento.
El próximo estándar JESD82-542 "DDR5MRCD02 Multiplexed Rank Clock Register Driver" también ha entrado en la etapa final y se espera que se anuncie oficialmente pronto. Este estándar está orientado a los módulos DDR5 MRDIMM y se centra en fortalecer la integridad y las capacidades de control de temporización del reloj y las señales de control para que coincidan con las especificaciones de almacenamiento en búfer de datos en JESD82-552 y, en general, mejorar aún más la confiabilidad de los productos MRDIMM en escenarios de alta frecuencia y gran ancho de banda.
En términos de hoja de ruta de especificación de módulos, el comité JC-45 está intensificando sus esfuerzos para completar la formulación del estándar MRDIMM Gen 2. El objetivo es satisfacer el aumento continuo del ancho de banda de las plataformas informáticas de nueva generación teniendo en cuenta al mismo tiempo los requisitos de eficiencia energética y de eficiencia del sistema a nivel general de la máquina. Al mismo tiempo, el comité también está avanzando en el diseño de PCB (tarjeta sin formato) original DDR5 MRDIMM Gen 2 de segunda generación. La velocidad de datos objetivo de este diseño por lotes es de 12.800 MT/s, lo que refleja la esperanza de JEDEC de proporcionar velocidades de transferencia de datos más altas y soluciones de memoria escalables para escenarios de aplicaciones con uso intensivo de datos a través del trabajo de estandarización. Si bien el estándar Gen 2 está a punto de completarse, JC-45 también ha comenzado a planificar el estándar MRDIMM Gen 3, y la lógica de interfaz de memoria subyacente relevante también se está acercando a la etapa de finalización.
JEDEC también celebrará foros especiales para los campos móvil/cliente/edge y servidor/computación en la nube/IA en San José en mayo de este año para llevar a cabo debates en profundidad sobre los estándares de memoria y el diseño de sistemas de próxima generación, incluido DDR5. Los asistentes tendrán la oportunidad de conocer los últimos avances en especificaciones y las tendencias de aplicación industrial de tecnologías de vanguardia como MRDIMM. La agenda relevante y la información de registro se han publicado en el sitio web oficial de JEDEC.
Mian Quddus, presidente del Comité JEDEC JC-45 y presidente de la junta directiva de la asociación, dijo que esta serie de trabajos de estándares coordinados refleja el papel continuo de JEDEC como "alineador" de la industria en el campo de los estándares de memoria de alto rendimiento. Al crear especificaciones unificadas interoperables, puede satisfacer los crecientes requisitos de rendimiento y ancho de banda de la IA, la computación en la nube y las cargas de trabajo de nivel empresarial en los subsistemas de memoria. Fuente: Comunicado de prensa oficial de JEDEC.