Una gran cantidad de datos medidos y detalles de ingeniería parecen ser la respuesta de Huawei al ruido reciente en la industria. El 25 de mayo de este año, He Tingbo, director de Huawei Semiconductors, publicó por primera vez una preimpresión (versión V1) de "Teoría de minimización del tiempo para sistemas electrónicos multinivel" en ChinaXiv, una plataforma de prelanzamiento de artículos científicos de la Academia de Ciencias de China, en un intento por encontrar un nuevo camino tecnológico para la evolución de los semiconductores en la era posterior a Moore.

A diferencia de la "contracción geométrica" ​​que se ha ido reduciendo constantemente en el tamaño geométrico de los transistores en las últimas décadas, esta teoría propone reemplazar la "contracción geométrica" ​​por la "contracción del tiempo (τ)" como un nuevo objetivo para la evolución continua de los sistemas electrónicos. A través de tecnologías como Logic Folding (plegado lógico), Unified Bus (bus unificado) y la interconexión óptica Hi-ONE, el tiempo de propagación de la señal se comprime continuamente desde dispositivos, circuitos, chips a múltiples niveles del sistema para lograr mejoras continuas en el rendimiento, la eficiencia energética y la integración del sistema.

El 3 de julio, He Tingbo lanzó la versión V2 en ChinaXiv. En comparación con la versión V1, la teoría central de la nueva versión del documento no ha cambiado, pero se han agregado una gran cantidad de datos medidos y detalles de ingeniería, y la ruta de evolución del procesador Kirin y la plataforma Ascend AI en los próximos años se ha perfeccionado aún más.

Para la industria mundial de semiconductores, que está tocando los límites físicos de los procesos avanzados, este es también uno de los cambios más notables en esta actualización del documento.

Utilice Qilin para verificar la ley τ

En comparación con la V1, que proporciona más respuestas a "¿Qué es la ley τ?", la versión V2 utiliza más datos para explicar mejor cómo se implementa esta teoría.

Tomando como ejemplo el plegado lógico tridimensional propuesto en el núcleo del artículo, V1 presenta principalmente la idea básica de utilizar el apilamiento tridimensional para acortar rutas críticas, reducir los retrasos de RC y aumentar la frecuencia y la densidad de transistores, mientras que V2 explica con más detalle las condiciones de ingeniería clave que esta tecnología puede lograr.


El artículo añade el concepto de "relación de engranajes" para describir la relación entre el espaciado del enlace híbrido y el espaciado del cableado de la capa metálica superior. El documento señala que solo cuando el espacio de interconexión vertical está lo suficientemente cerca del espacio de la capa superior de metal (la relación de transmisión es inferior a 3, idealmente cerca de 1), el espacio de diseño se puede transformar de la optimización discreta tradicional a nivel de macrobloque (optimización discreta) a la optimización continua a nivel de unidad (optimización continua).

Este cambio es crucial, ya que permite que las herramientas EDA traten múltiples capas activas como un todo continuo y realicen un diseño colaborativo entre capas con una granularidad de unidad estándar, en lugar de estar limitadas por el enfoque extensivo de forzar la estratificación por módulos funcionales, liberando así el verdadero potencial del apilamiento tridimensional. El documento también señala que para lograr este objetivo, Huawei ha experimentado muchos años de esfuerzos de desarrollo de procesos en unión híbrida de paso ultrafino, contracción de TSV y control de precisión de laminación.

En la V1, Huawei ha enumerado el plan de desarrollo para futuras generaciones de procesadores Kirin impulsados ​​por plegado lógico. Sobre esta base, V2 ha agregado una curva de proyección de densidad de transistores y frecuencia de CPU, integrando la frecuencia del núcleo de rendimiento de la CPU, la densidad de transistores y la evolución del plegado lógico en un marco cuantitativo más completo. En el lado móvil, V2 complementa claramente el camino de evolución de TSV, moviéndose gradualmente hacia abajo desde la capa metálica superior a la capa M6 (que puede liberar más del 30% de los recursos de cableado de alto nivel), y de dos capas a tres y cuatro capas de apilamiento de capas multiactivas. En términos de tiempo, Huawei Ascend 990 introducirá plegado lógico alrededor de 2030.


En comparación con la hoja de ruta en sí, el cambio más importante proviene de la gran cantidad de datos de verificación de ingeniería agregados al documento. La versión V2 agrega una comparación de medidas reales entre Kirin 2026 y Kirin9030 Pro en condiciones iguales de rendimiento, mostrando los cambios en voltaje, consumo de energía y densidad de potencia de los dos chips bajo el mismo objetivo de rendimiento. Los datos muestran que en un entorno de 25 °C y otros objetivos de rendimiento, Kirin 2026 puede reducir el voltaje de suministro de 1,1 V a 0,9 V, el consumo de energía normalizado cae a 0,59 (es decir, el consumo de energía se reduce en un 41 %) y la densidad de energía normalizada cae en aproximadamente un 5,6 %.

Desde la perspectiva de la industria, mientras que V1 muestra principalmente resultados de rendimiento, V2 complementa las restricciones de ingeniería, las estrategias de gestión térmica y las metodologías de diseño detrás del logro de estos resultados, promoviendo aún más la evolución gradual de la ley τ desde un marco teórico a un conjunto de métodos de diseño de chips que pueden verificarse continuamente.

Del chip al clúster de IA

Además de los terminales móviles, otro cambio notable en la versión V2 es una explicación más completa de cómo la ley τ se extiende desde un solo chip a todo el sistema informático de IA.

Huawei cree que a medida que los modelos grandes continúan evolucionando, el cuello de botella que enfrentan los sistemas de inteligencia artificial ya no es solo la potencia informática de un solo chip, sino el desequilibrio gradual en la velocidad de desarrollo de múltiples niveles, como la informática, la interconexión, el almacenamiento y el suministro de energía. Si la infraestructura de IA en el futuro quiere seguir mejorando el rendimiento, debe seguir comprimiendo la constante de tiempo τ desde el nivel del sistema, y ​​no depender únicamente de la evolución de un único nodo de proceso.


En cuanto a la ruta de implementación específica, el documento actualizado detalla la división del trabajo y la colaboración de las tres tecnologías de Unified Bus, Hi-ONE y 3D Folding en el sistema a través de múltiples diagramas esquemáticos nuevos. Las tres tecnologías trabajan juntas para optimizar τ en diferentes niveles, formando un diseño colaborativo a nivel de sistema desde chips, interconexiones hasta grupos de IA.

Además, en la versión V1, Huawei también propuso claramente una serie de cuestiones clave que deben resolverse, incluida una cadena de herramientas EDA adaptada a la división lógica tridimensional, la compensación de la desviación del proceso entre obleas, la sobrecarga de interconexión vertical, el consumo de energía del sistema y nuevos métodos de prueba de referencia. Al mismo tiempo, la estrategia de diseño de detección térmica y sus correspondientes datos medidos de densidad de potencia se complementan en V2.

Al cierre de esta edición, se ha hecho clic en el documento más de 260.000 veces en la plataforma ChinaXiv y se ha descargado más de 50.000 veces.

Vale la pena señalar que Huawei no describió τ Law como una solución madura en las dos versiones del documento, sino que la posicionó como un sistema de ingeniería que continúa evolucionando y requiere colaboración en toda la cadena industrial.

He Tingbo mencionó que espera que en los próximos seis a diez años, las empresas, los equipos de investigación científica y la ecología industrial con τ como sus objetivos principales de investigación y desarrollo dominen el patrón de desarrollo de la industria informática en los próximos diez años.

"El marco de desarrollo tecnológico para los próximos diez años ha sido claro, pero todavía hay muchos problemas sin resolver que una sola empresa no puede superar. Las cadenas de herramientas, los estándares de la industria, los puntos de referencia de rendimiento, la física de los dispositivos, los modelos de negocios y otros campos requieren una creación colaborativa por parte de toda la industria". Dijo Tingbo.