Resumen:
IBM y Siemens anunciaron una investigación conjunta para avanzar en la arquitectura de transistores NanoStack anunciada por IBM este año, centrándose en el desarrollo de herramientas y procesos necesarios para el diseño, la simulación y la fabricación de chips de próxima generación. IBM es responsable de la tecnología de dispositivos semiconductores y Siemens aportará capacidades en automatización de diseño electrónico, simulación de procesos, optimización de litografía y software de fabricación avanzado. Las dos partes planean construir modelos virtuales más sofisticados para simular el rendimiento, optimizar diseños e identificar problemas de procesamiento antes de fabricar chips.
La idea central de NanoStack es cambiar los transistores que tradicionalmente están dispuestos uno al lado del otro en pilas verticales y organizar diferentes capas de manera escalonada, para superar la limitación de seguir reduciendo la distancia entre los transistores en un plano bidimensional. IBM dijo que la nueva arquitectura puede utilizar diferentes combinaciones de materiales para cada capa para optimizar el rendimiento del transistor y el consumo de energía, respectivamente; Al apilar transistores tipo N y tipo P uno encima del otro, los diseñadores también pueden elegir materiales y métodos de cableado de manera más flexible. IBM lo describe como el primer diseño de transistor tridimensional basado en nanohojas conocido en la industria.
En junio de este año, IBM anunció los resultados de su investigación tecnológica de 7 nanómetros (0,7 nanómetros), afirmando que se pueden integrar casi 100 mil millones de transistores en un chip del tamaño de una uña, con una densidad aproximadamente el doble que la de su chip de 2 nanómetros. El "0,7 nanómetro" se refiere al nombre del nodo tecnológico, no al tamaño real de cada transistor en el chip. Los resultados en papel publicados por IBM estiman que, en comparación con su nodo de 2 nanómetros, la nueva tecnología puede lograr una mejora máxima del rendimiento de aproximadamente el 50%, o reducir el consumo de energía en aproximadamente un 70% cuando el rendimiento es equivalente; Otros estudios muestran que la arquitectura NanoStack puede reducir el área de SRAM en aproximadamente un 40%. Estas cifras pertenecen a los cálculos y predicciones de IBM sobre tecnología de investigación y no son el rendimiento real medido de productos producidos en masa.
IBM declaró anteriormente que el equipo de investigación ha verificado la viabilidad de la fabricación y computación reales de la estructura NanoStack a través de experimentos como unión dieléctrica ultrafina, ingeniería de doble canal e inversores CMOS de conmutación normal. Sin embargo, pasar de las muestras de laboratorio a la producción en masa aún requiere resolver problemas como la unión y alineación de las obleas, la disipación de calor entre capas, el microcableado, el suministro de energía posterior y la inspección tridimensional. IBM ha dicho que podría avanzar a la etapa de producción tan pronto como en los próximos cinco años, pero este anuncio de cooperación con Siemens no anunció un cronograma de desarrollo específico, monto de inversión o clientes comerciales de producción en masa.
El objetivo de esta cooperación es establecer una cadena de herramientas que permita diseñar, simular y fabricar transistores tridimensionales complejos, en lugar de anunciar que se han puesto en producción nuevos chips. IBM y Siemens esperan optimizar en colaboración la física de los dispositivos, el software de diseño de chips y los procesos de fabricación para sentar las bases para las generaciones posteriores de NanoStack y la investigación y el desarrollo de tecnología más allá del nodo de 7 nanómetros.
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