Resumen:
La arquitectura de chip Logic Folding propuesta por Huawei en los últimos años ha vuelto a atraer la atención de la industria de los semiconductores. Los datos publicados anteriormente por Huawei muestran que al reorganizar los circuitos lógicos internos del chip y realizar un diseño tridimensional vertical, la ruta de transmisión de la señal se puede acortar significativamente y la cantidad de buffers necesarios para la red de reloj se puede reducir significativamente. Sin embargo, los expertos de la industria de semiconductores señalan que, aunque esta arquitectura puede reducir algunos costos de transmisión de señales, no puede resolver fundamentalmente el problema más difícil de disipación de calor de los chips 3D, y esto también puede convertirse en un obstáculo importante para una mayor expansión de su escala.
Logic Folding es un método de diseño de chips propuesto por Huawei en el contexto de restricciones a la tecnología de semiconductores avanzada en los Estados Unidos. La idea central no es simplemente confiar en procesos de fotolitografía más avanzados para reducir el tamaño de los transistores, sino acortar la distancia de propagación de las señales dentro del chip reorganizando las unidades lógicas dentro del chip y moviendo los circuitos que originalmente estaban distribuidos principalmente en el plano bidimensional hacia la dirección vertical.
Esta idea se basa en la "Ley de escala Tau" propuesta por Huawei. La Ley de Moore tradicional se centra principalmente en el tamaño y la cantidad de transistores, mientras que el Tau Scaling propuesto por Huawei presta más atención al tiempo de propagación de la señal y la distancia de interconexión interna del chip, con la esperanza de mejorar el rendimiento y la eficiencia energética al acortar la ruta de transmisión de datos.
En los datos de prueba publicados por Huawei, Logic Folding puede acortar significativamente algunas rutas lógicas críticas. Entre ellos, la red de relojes es uno de los objetivos clave de optimización. Dado que los procesadores modernos de alto rendimiento contienen una gran cantidad de unidades lógicas, las señales de reloj deben propagarse a varias áreas del chip a través de complejos árboles de reloj y, para garantizar la calidad de la señal, es necesario implementar una gran cantidad de buffers de reloj.
Los datos de Huawei muestran que después de reorganizar los circuitos relacionados a través de Logic Folding, la cantidad de buffers de reloj en un módulo de procesamiento se puede reducir de aproximadamente 43,600 a 19,000, una reducción de más del 50%.
Al mismo tiempo, la longitud del cableado del reloj correspondiente también se puede acortar significativamente. Según los datos publicados por Huawei, la ruta crítica en algunos diseños se puede acortar hasta en un 70%, y la ruta general de la señal se puede acortar en aproximadamente un 20% en promedio.
El principio detrás de esto no es complicado. Cuanto más largas sean las líneas de señal dentro del chip, mayor será la resistencia y capacitancia parásitas, y más energía se necesitará para impulsar estas líneas. Al acortar la distancia de propagación de la señal, se puede reducir la carga capacitiva creada por la interconexión, reduciendo así el consumo de energía dinámica.
Las redes de reloj son particularmente adecuadas para esta optimización porque las señales de reloj deben propagarse continuamente por todo el chip. Incluso si el procesador no realiza muchos cálculos reales, el árbol del reloj aún puede consumir una energía considerable. Por lo tanto, si se puede reducir el número de buffers de reloj y las longitudes de cableado asociadas, es posible lograr ciertas ganancias de potencia sin cambiar el proceso de fabricación del transistor.
Esta es también una de las razones importantes por las que Huawei cree que Logic Folding puede superar el cuello de botella de escala de los chips tradicionales. En comparación con depender únicamente de la tecnología de fotolitografía avanzada, rediseñar la estructura interna del chip puede, en teoría, continuar mejorando el rendimiento y la eficiencia energética en función del proceso de fabricación existente.
Pero el problema es que el chip no sólo tiene un área bidimensional. Cuando se apilan verticalmente una gran cantidad de circuitos lógicos de alta potencia, la densidad de potencia por unidad de volumen del chip aumentará rápidamente. La principal vía de disipación de calor de los chips bidimensionales tradicionales es conducir el calor desde la superficie del chip de silicio hasta el disipador de calor. En los chips tridimensionales, la capa lógica interna está más alejada de la estructura externa de disipación de calor y el calor generado es más difícil de disipar. Esta es también una de las mayores preocupaciones que tienen los expertos en semiconductores sobre Logic Folding.
Si se apilan dos o más capas lógicas de alta potencia, el calor generado por unidad de volumen aún puede aumentar significativamente incluso si el consumo total de energía de todo el chip disminuye. En particular, si los módulos que consumen mucha energía, como los núcleos de CPU, las unidades informáticas de GPU y las NPU, se colocan en posiciones superpuestas, formarán puntos calientes locales muy obvios.
Una vez que la temperatura del punto caliente es demasiado alta, el chip debe reducir el voltaje de funcionamiento, reducir la frecuencia o incluso limitar activamente el rendimiento; de lo contrario, puede afectar la vida útil del transistor y la confiabilidad del chip. Por lo tanto, las ganancias teóricas de rendimiento pueden, en última instancia, verse compensadas por limitaciones térmicas.
La propia Huawei ha admitido que la disipación de calor es uno de los principales desafíos para el desarrollo futuro de Logic Folding. A medida que aumenta el número de capas apiladas, el método tradicional de enfriamiento pasivo que se basa en materiales metálicos para conducir el calor a la superficie del chip será cada vez más difícil de satisfacer la demanda.
Huawei está explorando actualmente soluciones que incluyen capas de disipación de calor de diamante y canales de enfriamiento microlíquido, con la esperanza de establecer una ruta de conducción de calor más efectiva en las superficies superior e inferior del chip. Los planes de investigación relevantes incluso consideran agregar canales de enfriamiento líquido a escala micrométrica dentro del chip o en la estructura del empaque para eliminar directamente el calor generado en el interior.
Pero esto introduce nuevas complejidades de fabricación. El apilamiento tridimensional no consiste simplemente en pegar dos fichas una encima de la otra. Lograr una comunicación de alta velocidad entre diferentes capas requiere estructuras de interconexión vertical de muy alta densidad, al mismo tiempo que se abordan problemas como la unión de obleas, el estrés térmico, el rendimiento y las limitaciones de temperatura durante la fabricación.
Los recientes desmontajes de los chips de nueva generación de Huawei han confirmado que Logic Folding utiliza dos capas de chips apiladas verticalmente conectadas mediante un enlace híbrido de cobre a cobre. Hay una gran cantidad de canales de interconexión vertical en la estructura relevante, y las dos capas de chip soportan conjuntamente CPU, GPU, NPU y otros módulos funcionales.
Esta estructura puede acortar significativamente la ruta de la señal, que también es la base de Logic Folding para reducir parte del consumo de energía de interconexión. Pero "la ruta de la señal es más corta" y "el chip disipa el calor más fácilmente" son dos cuestiones completamente diferentes.
De hecho, esta puede ser la contradicción que Logic Folding más necesita enfrentar cuando compite con los procesos avanzados tradicionales. El uso de procesos de fotolitografía más avanzados para reducir los transistores puede aumentar la densidad de los transistores y al mismo tiempo reducir parte de la capacitancia y el voltaje de funcionamiento, mientras que Logic Folding mejora aún más la densidad mediante la reorganización espacial. Aunque este último puede sortear algunas limitaciones del proceso de fotolitografía, también concentrará cada vez más unidades de calefacción en un espacio tridimensional limitado.
Esta es la razón por la que algunos expertos de la industria creen que Logic Folding se parece más a una "ruta tecnológica compensatoria" que a un reemplazo completo de los procesos avanzados de fotolitografía.
Los datos publicados actualmente por Huawei muestran que la nueva arquitectura puede reducir el consumo de energía de algunos módulos al tiempo que aumenta la densidad del transistor y la frecuencia de funcionamiento. Sin embargo, aún se requieren más productos reales y pruebas independientes para verificar si estas ventajas pueden continuar manteniéndose con mayor rendimiento, mayor escala y más capas de apilamiento.
Vale la pena señalar que empresas como Apple y Qualcomm actualmente no adoptan exactamente la misma ruta de diseño que Logic Folding. Apple, Intel, Qualcomm y otros fabricantes de chips avanzados también están investigando activamente el empaquetado 3D y el apilamiento de chips, pero generalmente utilizan matrices, caché 3D y enlaces híbridos para colocar diferentes módulos funcionales en chips independientes y luego combinarlos mediante tecnología de empaquetado avanzada.
Una ventaja importante de este enfoque es que puede organizar de manera más flexible el consumo de energía y la disipación de calor en diferentes capas del chip. Por ejemplo, la lógica informática de alta potencia se puede colocar en una ubicación que sea más fácil de disipar el calor, mientras que los módulos de baja potencia, como el caché y las E/S, se pueden colocar en otras capas.
Huawei Logic Folding ha cambiado aún más el diseño lógico del propio chip, ampliando aún más el circuito lógico bidimensional tradicional en dirección vertical. Por tanto, puede obtener una distancia de interconexión interna más corta, pero también soporta una mayor presión de gestión térmica.
Sin embargo, esto no significa que Apple y Qualcomm no estén interesados en Logic Folding. Por el contrario, a medida que la integración 3D se convierte en una importante dirección futura de la industria de los semiconductores, los conceptos de diseño lógico vertical, interconexión de densidad ultraalta y acortamiento de la ruta de la señal involucrados en Logic Folding tienen cierto valor técnico en sí mismos.
La verdadera pregunta es la economía y los beneficios reales. Para Apple y Qualcomm, que pueden utilizar los procesos más avanzados de TSMC, si se puede obtener un mayor rendimiento del transistor y eficiencia energética a través de la litografía avanzada, entonces la complejidad adicional del diseño, los costos de fabricación y los problemas de disipación de calor para lograr Logic Folding pueden no ser lo suficientemente atractivos.
Para Huawei, que está limitado por equipos de litografía avanzados, la situación es completamente diferente. Mejorar la eficiencia de utilización real de los procesos de fabricación existentes a través de la innovación arquitectónica puede continuar mejorando el rendimiento del chip sin acceso gratuito a los equipos EUV más avanzados. Por tanto, Logic Folding tiene un valor estratégico muy claro.
Actualmente, Huawei ha avanzado Logic Folding desde documentos y demostraciones de tecnología hasta la etapa de chip comercial, y la nueva generación de procesadores Kirin ha adoptado tecnologías relacionadas. Esto significa que los próximos años serán un período crítico para probar el verdadero valor de esta arquitectura.
Si Huawei puede resolver problemas como la disipación de calor, el rendimiento de fabricación y las herramientas EDA, y expandir aún más Logic Folding a más capas de apilamiento manteniendo la confiabilidad y los costos controlables, entonces esta tecnología realmente puede convertirse en una ruta importante de escalamiento de chips más allá de la tradicional Ley de Moore.
Pero si la densidad de calor aumenta rápidamente a medida que aumenta el número de capas apiladas, lo que finalmente obliga al chip a reducir la frecuencia y el consumo de energía, entonces las ventajas teóricas obtenidas por Logic Folding al aumentar la densidad de los transistores tridimensionales pueden verse compensadas parcial o incluso significativamente por problemas de disipación de calor.
Por lo tanto, la evaluación más precisa de Logic Folding en la actualidad no es que haya superado procesos avanzados, ni que no tenga valor práctico, sino que representa una exploración arquitectónica muy significativa. Huawei ha demostrado que al rediseñar el diseño espacial interno del chip, puede acortar significativamente la ruta de la señal y reducir algunos gastos generales de interconexión; lo que realmente determinará el límite superior de esta tecnología es cómo transformar estas ventajas teóricas en mejoras de rendimiento sostenibles y al mismo tiempo resolver los problemas de disipación de calor y fabricación causados por el apilamiento tridimensional.
Comentarios